cpld/fpga原理及应用中国大学mooc完整答案-买球的app软件下载

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第2章　verilog hdl语言基础知识

verilog hdl测试题

1、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a b; c=?
    a、4'b1111
    b、4‘b0011
    c、4'b0100
    d、4'h5
    e、4'h3
    f、4'h4

2、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a&b; c=?
    a、4’b0100
    b、4
    c、3
    d、4b'0011
    e、4'b1101
    f、4'hf

3、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a&&b; c=?
    a、1
    b、2
    c、3
    d、4

4、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a|b; c=?
    a、f
    b、4'hf
    c、4
    d、4'b0011
    e、4'b3
    f、5

5、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a<<2; c=?
    a、4
    b、1
    c、0
    d、2

6、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c={2{b[2]},a[2:1]}; c=?
    a、4'b1110
    b、4'b1111
    c、3
    d、5
    e、15
    f、16
    g、12
    h、14

7、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=(a>b)?a:b; c=?
    a、14
    b、13
    c、12
    d、11
    e、15
    f、10

8、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=(a&&b)?a:b; c=?
    a、4’b0101
    b、1
    c、0
    d、4’b1110

9、这段代码描述的逻辑功能为： module learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e; endmodule
    a、译码器
    b、四选一数据选择器
    c、二选一数据选择器
    d、计数器

10、这段程序描述的逻辑功能为： module learn1_3(a,b,c,y1,y2); input a,b,c; output y1,y2; assign y1=a^b^c; assign y2=(a&b)|((a^b)&c); endmodule
    a、半加器
    b、全加器
    c、比较器
    d、译码器

11、关于以下程序，下列说法中正确的是： module learn5_2(a,b,s0,s1,y); input a,b; input s0,s1; output reg y; always@(s1 or s0) case({s1,s0}) 2'b00: y=a&b; 2'b01: y=a; 2'b10: y=b; 2'b11: y=a|b; default: y=1'b0; endcase endmodule
    a、case语句中缺少default语句，其功能不会受到影响
    b、当a或b发生变化时，always块内的语句会执行
    c、该程序输出的表达式为 y=ab as0 bs1
    d、a,b为reg型

12、下列标识符合法的是：
    a、2fft
    b、sig_#n
    c、data-bus
    d、_decoder_38

13、下列说法不正确的是：
    a、verilog描述的任何变量都可能有四种不同逻辑状态的取值：0、1、x和z。
    b、verilog规定assign引导的赋值语句中左侧目标变量的类型必须是网线型wire型。
    c、if语句是顺序语句，必须放在过程语句always中使用。
    d、case语句是一种多分支语句，多个分支取值之间存在优先级。

14、这段程序描述的逻辑功能为： module learn1_2(a,b,y); input a,b; output y; wire d, e; assign d = a &b; assign e = (~a )&( ~b ); assign y= d | e; endmodule
    a、异或
    b、同或
    c、半加器
    d、比较器

15、这段程序描述的逻辑功能为： module learn2_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) begin if(sel==2'b00) out = in0; else if(sel==2'b01) out = in1; else if(sel==2'b10) out = in2; else if(sel==2'b11) out = in3; else out = 1'bx; end endmodule
    a、四位加法器
    b、四选一数据选择器
    c、二选一数据选择器
    d、八选一数据选择器

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